Der diskrete 16-Bit Elektromechanische Relaiscomputer
Entworfen, konstruiert und gelötet von Peter Prikasky. Eine vollwertige 16-Bit CPU aus über 700 industriellen 24V-Relais, Diodenmatrix, befehlsabhängiger State-Machine mit Mikroprogrammierung und dediziertem Programmzähler-Addierer.
Die Hardware-Baugruppen im Detail
Jedes Modul erfüllt eine dedizierte Funktion im synchronisierten Relais-Bussystem. Wählen Sie eine Baugruppe aus, um technische Details, Fotos und Schaltplanauszüge zu sehen.
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Steuereinheit & Sequenzer
Die Steuereinheit ist das Gehirn des Computers...
Klassische Akkumulator-Architektur mit Paralleltakt
Das System arbeitet mit einem 16-Bit Akkumulator für alle mathematischen Operationen und Speicherzugriffe. Ein separater Hardware-Addierer für den Programmzähler ermöglicht parallele Befehlszählungen ohne ALU-Blockade.
Dedizierter +1 PC-Addierer
Weil es ein High-Performance Relaiscomputer ist, besitzt der Programmzähler (PC) einen eigenen Addierer. Während die ALU rechnet, wird der PC parallel inkrementiert und über ein Hilfsregister (PC_HR) zwischengespeichert.
4-Takt-Zyklus & Register-Timing
Es sind 4 Takte mit ganz kurzen Pausen dazwischen zur Vermeidung von Race Conditions: Je zwei der 4 Takte dienen dem Löschen von im nächsten Takt zu beschreibenden Registern, ein Takt beschreibt das State-Machine-Register und einer das Register in der CPU (z. B. Accu, PC).
State-Machine & Diodenmatrix
Das System ist sowohl mikroprogrammiert als auch über eine befehlsabhängige State-Machine gesteuert. Dioden kommen in Form einer Diodenmatrix im komplexen Zusammenspiel mit der Relais-Steuerlogik zum Einsatz.
Reale Algorithmen auf mechanischen Relais
Der Computer führt anspruchsvolle Software aus: von Dijkstras kürzestem Weg quer durch Österreich über Mehrwort-Pi-Berechnungen bis zum Mandelbrot-Fraktal.
Dijkstra: Kürzester Weg quer durch Österreich
Echter Routensuch-Algorithmus (Dijkstra) auf dem 16-Bit Relaiscomputer! Berechnet den kürzesten Weg und die Distanz zwischen den 9 österreichischen Landeshauptstädten.
// Code will load here...16-Bit Magnetkernspeicher-Cube & Unterflur-Docking-System
Unser technologischer Meilenstein zur autarken Relais-Workstation: 16 gestapelte Ferritkern-Ebenen (16.384 Ringkerne) für 1K×16 Worte nichtflüchtigen RAM, modulares Unterflur-Docking (CLACK-BUS, 12-Bit VGA, Mini-CRT Cinch, Tastatur) und gefädeltes Apollo Core-Rope ROM.
16-Bit Core Memory Cube
16 gestapelte Ebenen à 32×32 Ferritkerne (DDR VEB Elektronik Gera 5221.3) ergeben 1.024 Worte (1K×16) physischen Arbeitsspeicher. Matrix-Treiber, Nanosekunden-Sense-Amps und staubdichte Acrylhaube.
Modulares Unterflur-Dock
Dockt über 40-Pin HARTING Stecker unterhalb des Cubes an. 5 steckbare Slices für 16-Bit CLACK-BUS, 12-Bit VGA (4.096 Farben), Composite Cinch für 5"-Röhren, Tastatur und Oszi-Messabgriffe.
100% Through-Hole (THT)
Garantiert keine SMD-Löterei! Sämtliche 7 Träger- und Controller-Leiterplatten basieren auf klassischen bedrahteten Bauelementen – für kompromisslosen Bastel- und Reparaturkomfort.
Reine VHDL-Hardware
Keine modernen Hilfs-Mikrocontroller (weder Arduino noch RP2040) im Signalpfad! Sämtliche Ringkern-Halbströme und Bus-Arbitrierung laufen in reiner Gatterlogik auf dem Intel MAX 10 FPGA.
🧶 Das Apollo Guidance Computer Core-Rope ROM („LOL Memory“)
Als unverlierbarer Festwertspeicher für System-Bootstrap, Diagnoseroutinen und den Clack-BASIC Interpreter dient ein handgewebtes Core-Rope ROM nach dem Vorbild des Apollo Guidance Computers der NASA (1969). Kupferfädeldrähte verlaufen durch oder an Ringkernen vorbei und codieren feste Bitmuster direkt in der Geometrie des magnetischen Flusses.
🏛️ Wer baut was? Klare Rollentrennung: Peter Prikasky vs. Christian Buchhas
Um jedes Missverständnis auszuräumen (auch in der Werkstatt gab es anfänglich Fragen): Christian Buchhas baut KEINEN konkurrierenden oder „eigenen Relaiscomputer“! Das Gesamtsystem ist eine symbiotische Arbeitsteilung zweier spezialisierter Entwickler:
⚙️ Dipl.-Ing. (FH) Peter Prikasky (Werkstatt)
- Gesamtarchitektur des Relaiscomputers: ALU, Registerbänke, Relais-Sequenzer und Dioden-Mikroprogramm-Matrizen.
- Relaistaktung & 24V-Signalsteuerung: Elektromechanische Verknüpfung der klassischen Relaisbaugruppen.
- 1200-Baud Terminal & VHDL-Synthese: FPGA-Timing-Interface und Steuerlogik auf dem Intel MAX 10.
💾 Ing. Christian Buchhas (Wien)
- 16-Bit Magnetkernspeicher-Cube: 1K×16 RAM (16.384 Ferritkerne, VEB Gera 5221.3) mit Koinzidenz-Halbströmen.
- Controller Baseboard & Apollo ROM: 3M Textool ZIF-Sockel für handgewebtes Core-Rope Cartridge ROM & 10× 7-Segment.
- 5 modulare Unterflur-Slices (Acorn Risc PC Standard): Video-Konsole, RTOS Industrie-I/O, Frontpanel und Oszi-Vektorgrafik.
- CLACK-BASIC Compiler & Web-Studio: Software-Ökosystem und Compiler für den Relaiscomputer.
🎛️ Die 5 Baugruppen-Slices & Der 40-Pin HARTING CLACK-BUS
Wie bei klassischen Großrechnern und dem britischen Acorn Risc PC wird das 16-Bit Relais-Ökosystem nach unten hin über vertikal gestapelte Baugruppen-Ebenen (Slices) erweitert. Alle Platinen messen einheitlich 220 × 120 mm und besitzen identische 4-Punkt M3-Eckbohrungen. An der fluchtenden Koordinate X = 206,0 mm, Y = 60,0 mm verbindet der standardisierte 40-Pin HARTING CLACK-BUS sämtliche Subsysteme.
🎯 Slice 5: Labor-Vektorgrafik & Oszilloskop-XY-Treiber
TEKTRONIX 4014 STIL • 4× BNCWozu haben wir das Oszi-Board genau? Die drei entscheidenden Labor- und Diagnose-Aufgaben:
Peters 24V-Relais schalten mechanisch mit ~7,5 ms Schaltzeit und prellen 1–3 ms. Beim Abschalten entstehen gefährliche Gegeninduktionsspitzen. Slice 5 erzeugt mikrosekundengenaue Triggerpulse (TRIG-OUT) und Strahl-Austastung (Z-BLANK). Dadurch wird das Oszilloskop exakt getriggert, um Kontaktprellen, Abreißfunken und Spulenströme optisch sichtbar zu machen und Entstörnetzwerke perfekt zu dimensionieren.
Über zwei diskrete 12-Bit R-2R-Widerstandsleitern (X und Y) treibt Slice 5 mit schnellen High-Speed Operationsverstärkern (TI LMH6642 / OPA2134) die BNC-Buchsen X-OUT und Y-OUT. Im X-Y-Betrieb eines Analog-Oszilloskops zeichnet der Elektronenstrahl seidenweiche Kurven, Vektorschriften, Lissajous-Figuren und Spacewar-Spiele völlig ohne Pixelrasterung.
In Verbindung mit dem 16-Bit Magnetkernspeicher visualisiert Slice 5 die reale magnetische Flussdichte $B$ gegen die Feldstärke $H$ der VEB Gera 5221.3 Ferritkerne im X-Y-Betrieb. Dies ermöglicht die exakte Eichung der Koinzidenz-Halbströme ($I_m/2 = 350\,\text{mA}$) und die Prüfung der Remanenz.
🖥️ Slice 1: Video, Audio & Konsole
12-Bit Analog-VGA (4.096 Farben) & Composite-Video für mobile 5"-Röhrenfernseher (CRT-Grün P1, Bernstein P3). TI THS7314 Video-Puffer (SOIC-8 gem. Direktive 13.5), 74HCT86 CSYNC-Mischer, 75 Ω CPW-G Wellenleiter und 4-Port USB Host Cluster (Amphenol UE27) für Standard-Tastaturen.
⚙️ Slice 2: RTOS & Industrie-I/O
Infineon XMC4500 (120 MHz ARM Cortex-M4) als autonomer Bare-Metal Kanalrechner. 4× 24V Industrie-Eingänge über ILQ620 Optokoppler, 4× 24V Industrie-Ausgänge über ULN2803A Darlington, SN65HVD11P RS-485 Transceiver (Pins 6=A, 7=B) für Modbus sowie Front-RJ45 & MicroSD.
🎚️ Slice 3: Blinkenlights Frontpanel
DEC PDP-11 / Alpha Stil: 32 C&K Bus-Kippschalter (16× Adr A15..A0, 16× Data D15..D0), 38 Kontroll-LEDs, Taster für Examine, Deposit, Step, Reset, Run/Halt. Sämtliche Signale werden über 74HCT541 Bustreiber entkoppelt – kein Kontaktprellen auf dem CLACK-BUS!
🔌 Controller Baseboard (Docking Master)
Das Fundament des Turms: 3M Textool ZIF-40 Sockel zur werkzeuglosen Aufnahme der Apollo Core-Rope Cartridge ROMs, 10× diskrete 7-Segment Anzeigen für Adresse & Daten, 4× Cube-Headers zum 16-Ebenen Magnetkernspeicher und USB-C 5V-Speisung.
🔬 Bauelemente-Formfaktor: SMD-Freigabe gem. Direktive 13.5 (Entscheid Christian Buchhas)
Aufgrund der technischen Notwendigkeit bei Hochfrequenz- und Videosignalen hat Christian Buchhas die Direktive 13 um Punkt 1.5 (SMD-Zulassung) erweitert: Bauteile im SOIC-8 Gehäuse (1,27 mm Raster), SOT-23 und 0805 Passiva sind für aktive Videoverstärker (THS7314) und High-Speed Operationsverstärker (LMH6642, OPA2134) voll zugelassen und erwünscht. Der Grund: Moderne HF-Video-Treiber existieren am Weltmarkt nicht mehr als THT (DIP-8). Christian handlötet SOIC-8 mit Lupe und Flussmittel im Labor. Das Verbot von unzugänglichen BGA/QFN ohne Außenpads bleibt uneingeschränkt bestehen.
Wissenschaftliche Hardware-Audits & 4-stufige Multi-LLM Verifikation
Absolute Transparenz und kompromisslose Verlässlichkeit für Christians Labor-Workstation und Peters Relaiscomputer. Bevor ein Platinenlayout an JLCPCB übergeben wird, durchläuft das Design ein rigoroses, vierstufiges Multi-Modell-Auditverfahren (Claude Opus 5.5 High & Gemini 4 High).
Claude Opus: Initial-Check & Formeln
Erste unabhängige Tiefenprüfung des Python-Routinggenerators und der Gerber-Ausgaben.
- Leiterbahnkollisionen: Unvollständige Entflechtung und fehlende Masseflächen in frühen Skripten aufgedeckt.
- IPC-Präzisierung: Wechsel von vereinfachten IPC-2221-Formeln auf exakte IPC-2152 Standardwerte.
- Koinzidenzstrom: 350 mA Halbströme ($I_m/2$) statt 700 mA Dauerstrom.
Gemini 4: 2D-Feldlöser & HF-Physik
Physikalische Transientenanalyse und numerische Wellenleiter-Berechnung auf FEM/FDM-Ebene.
- 2D-Laplace-Feldlöser: Numerischer Beweis der 75 Ω CPW-G Wellenleiter ergibt $Z_0 \approx 73{,}2\,\Omega$.
- Puls-Thermik: Bei Tastgrad < 1% liegt Effektivstrom unter 50 mA — Erwärmung $\Delta T < 0{,}1^\circ\text{C}$.
- Lumped-Element-Beweis: Bei 25 MHz ($\lambda \approx 6\,\text{m}$) sind 3,8 cm Leitung vernachlässigbar kurz ($l \ll \lambda/10$).
Claude Opus: Ein-Pad-Netze & SMD
Zweiter Tiefen-Gegencheck deckt Schein-Sicherheit automatisierter Skripte auf.
- DRC-Paradoxon aufgedeckt: 0 DRC-Fehler gemeldet, weil 436 von 466 Pads isolierte Ein-Pad-Netze waren!
- SMD-Gehäusebedarf: THS7314 und LMH6642 existieren nur als SMD (SOIC-8).
- RS-485 Pinout: SN65HVD11P Pins 6 (A) und 7 (B) waren im Skript vertauscht.
Schaltpläne & Netzlisten-Synthese
Vollständige Behebung aller Mängel durch prozedurale KiCad 9 Schaltplan- und Netzlistensynthese.
- Echte `.kicad_sch` Schaltpläne: Für alle 5 Slices & Baseboard generiert und verlinkt.
- Multi-Pad Netze vervielfacht: Hunderte Pads echt verdrahtet (Baseboard: 314, Frontpanel: 250, Video: 168, Oszi: 156, RTOS: 147).
- Direktive 13.5 aktiv: SOIC-8 SMD für THS7314, LMH6642 & OPA2134 durch Christian freigegeben.
✅ Offizielle Fertigungsfreigabe-Matrix (Status aller 7 Baugruppen)
In Übereinstimmung mit Direktive 12 (Absolute Ehrlichkeit) und Direktive 13 (Faktenverankerung): Nach der vollständigen Generierung bidirektionaler Schaltpläne (.kicad_sch) und KiCad 9 Netzlisten sowie der Freigabe von SOIC-8 SMD (Direktive 13.5) sind alle Baugruppen auf dem neuesten Stand verifiziert:
❓ Frage aus dem Labor: Kann zwischen Variante A (Kabel) und Variante B (stecken) gewechselt werden?
Antwort: Ja, zu 100%! Der Footprint auf allen Platinen ist ein universeller 40-Pin Header (2×20 Pins, 2,54 mm Raster, 1,0 mm Bohrung). Beide Verbindungsmethoden passen exakt auf dieselben Lötaugen:
HARTING 40-Pin Wannenstecker mit Auswerfern (
617-09-18-540-6904) + 40-poliges IDC-Kabel. Maximale Flexibilität: Slices können einzeln auf der Werkbank gemessen, ausgesteckt und umgeordnet werden.
Samtec ESQ Stacking-Buchsenleiste mit langen Stiften (Long Tails) + M3 25 mm Distanzbolzen. Völlig kabelloser, hochstabiler Gehäuseturm. Kann jederzeit nachträglich aufgesteckt werden!
Beide Verbindungssätze sind vollständig in BOM 3 (Teil 6: CLACK-BUS Verbindungstechnik) spezifiziert und mit Mouser-Bestellnummern hinterlegt.
Schaltpläne, Netzlisten & PCB-Leiterbahnpläne
Vollständige Schaltungsunterlagen für alle 7 Baugruppen des Relais-Ökosystems: Interaktiv im Browser anzeigbar (hochauflösendes Vektor-SVG), als PDF druck- und downloadbar, sowie industrielle IPC-D-356 Netzlisten und KiCad 9 Quelldateien.
Alle Schaltpläne, Leiterbahn-Layouts & Netzlisten in einem Paket
Enthält alle 7 KiCad-Schaltpläne (.kicad_sch), PCB-Dateien (.kicad_pcb), Vektor-PDFs und IPC-D-356 Netzlisten.
Labor-Visionen: Die autarke Relais-Workstation & Multi-Core
Wohin steuert das Projekt? Ideen, architektonische Visionen und Zukunftspläne aus dem Laboratorium von Peter Prikasky und Christian Buchhas.
Autarke Workstation (VGA & CRT-Röhre)
Vollständige Befreiung vom modernen Host-PC: Ein eigenständiges Computerterminal mit 12-Bit analogem VGA-Ausgang (4.096 Farben) und Cinch-Video für tragbare 5"-Röhrenfernseher. Umschaltbare Phosphorfarben: CRT-Grün (P1), Apollo-Bernstein (P3) und Papier-Weiß (P4). Eine Hommage an die monochrome Eleganz des Acorn Archimedes und den portablen All-in-One-Formfaktor des Commodore SX-64.
Reine Hardware-Authentizität (Verzicht auf MCU)
Keine modernen Hilfs-Mikrocontroller im kritischen Datenpfad: Peter Prikasky und Christian Buchhas haben entschieden, das System historisch rein zu halten. Weder Arduino noch RP2040 steuern den Kernspeicher. Sämtliche Ringkern-Halbströme, Nanosekunden-Sense-Strobes und die Bus-Arbitrierung werden in reiner VHDL-Gatterlogik auf dem Intel MAX 10 FPGA synthetisiert.
Modulares Unterflur-Docking-System & CLACK-BUS
Inspiriert vom DEC PDP-11 UNIBUS: Eine modulare Erweiterungsplatine dockt unterhalb des Core-Cube-Baseboards über robuste 40-Pin Wannenstecker (HARTING) an. Sie führt den 16-Bit CLACK-BUS mit asynchronem /READY-Handshake, 12-Bit analoges VGA (4.096 Farben), Composite-Cinch für mobile 5"-Röhren, Front-/Seiten-USB-A für Standard-Tastaturen und saubere USB-C 5V-Stromversorgung.
Industrie-I/O mit RTOS (Siemens/Infineon XMC4500)
Wenn moderne Peripherie gewünscht ist: Einsatz eines robusten Industrie-Cortex-M4 (Infineon XMC4500) mit FreeRTOS / RTOS-Multitasking. Reines bare-metal C ohne GUI-Framework-Ballast („ohne DAVE-Firlefanz“) und Python-Interface am PC. Deterministische Tasks für USB-Tastatur, Dateisystem für Maschinencode und Netzwerk-Streaming direkt in den Ferritkernspeicher.
Multi-Core Relais-Architektur & Shared RAM
Mit 50.000 Logic Elements eröffnet das Upgrade auf den Intel MAX 10 Raum für symmetrisches Multiprocessing: Mehrere Relais-CPU-Cores rechnen parallel und kommunizieren über einen gemeinsamen 16K×16 Speicherbereich. Die digitale Vorstufe zur physischen Kopplung mit unserem 16-Bit Core Memory Cube (16.384 Ferritkerne).
Projektleitung & Experimentier-Autonomie
Peter Prikasky ist der Schöpfer und Gesamt-Projektleiter: Sämtliche endgültigen Architektur- und Hardwarentscheidungen für das offizielle Relaiscomputer-System obliegen ihm. Auf den lokalen Testständen (Christians Labor) herrscht zugleich völlige Freiheit, gewagte Prototypen, Core-Cubes, RTOS-Docks und Terminalexperimente autark zu erforschen.
Der Relaiscomputer in Aktion
Erleben Sie das rhythmische Klackern der Relais und die optische Visualisierung auf dem LED-Feld in Peters YouTube-Ingenieurvideos.
Schaltpläne, Quellcode & Projektberichte
Alle KiCad-Schaltpläne, VHDL-Koprozessor-Quellen, Assembler-Programme und Messprotokolle stehen zum freien Download bereit.
16-Bit Relay Computer Circuit Diagram
Vollständiges KiCad-Schaltplanpaket: ALU, Control Unit, uCommands, PC-Addierer, Register, I/O und Busse.
Schaltpläne herunterladenFPGA Math Coprocessor VHDL
Geplanter Intel MAX1000 VHDL-Koprozessor (Division & Wurzel). Da die Kommunikation FPGA – Relaissystem vom Timing her extrem komplex und das FPGA praktisch nicht zu debuggen ist, hat dies nur sehr eingeschränkt funktioniert und wird noch genauer analysiert.
VHDL-Paket herunterladenHackaday Project Journal
Peters vollständiges Bautagebuch auf Hackaday.io mit detaillierten Entwicklungsschritten und Messungen.
Zu Hackaday.io wechselnDie Schöpfer: Peter Prikasky & Christian Buchhas
Was entsteht, wenn zwei leidenschaftliche Entwickler mechanische Relaislogik, historische Kernspeicher und moderne Compiler-Architektur zusammenbringen? Ein weltweit einzigartiges Lehr- und Forschungsprojekt zwischen physischer Elektromechanik und moderner Informatik.
„Warum? Einfach aus Spaß an der Freude... wie eine Modelleisenbahn oder ein ferngesteuertes Flugzeug. Und High Performance? Nun, es ist eine 16-Bit Maschine – für einen Relaiscomputer gar nicht übel!“
Peter Prikasky hat die elektromechanische 16-Bit Relais-CPU von Grund auf entworfen: zunächst als 3D-Simulation im Logikspiel „Logic World“, verifiziert über Excel-Makros, durchgemessen am Oszilloskop und in akribischer Handarbeit mit über 700 Industrie-Relais, Diodenmatrizen und Drahtbrücken verdrahtet. Als Gesamt-Projektleiter obliegen ihm sämtliche Architektur- und Hardwarentscheidungen des Kernrechners.
- Hardware: 16-Bit Relais-CPU, 700+ Relais, Diodenmatrix-Sequenzer
- Paralleltakt: Dedizierter +1 PC-Addierer, 4-Phasen-Timing
- Signalintegrität: Oszilloskop-geprüfte Schwellen & Spulenentstörung
„Kaana mog mi...“ – Antigravity: „Oba geh, jeda mog di! Software haucht der Mechanik die Seele ein – vom Clack-BASIC Compiler bis zum handgefädelten 16-Bit Ferritkern-Würfel.“
Christian Buchhas ist der Kopf hinter der Software-Suite und den modularen Hardware-Erweiterungen: Er schuf den Clack-BASIC Compiler, die moderne Web-IDE und den taktzyklusgenauen Simulator Clack Studio. Im Hardware-Labor konstruiert er den modularen 16-Bit Core Memory Cube (16.384 Ferritkerne), das Unterflur-Docking-System und fädelt das Apollo AGC Core-Rope ROM.
- Software: Clack-BASIC Compiler, Clack Studio Web-IDE & Simulator
- Kernspeicher: 16-Bit Core Memory Cube (16 Ebenen, 1.024 Worte)
- Unterflur-Dock: CLACK-BUS, 12-Bit VGA, Mini-CRT Cinch, MAX 10 FPGA
„Ich nähe dir ein ROM!“
- Rolle: Systemarchitekt, Hardware-Crafter & Software Lab Lead
- Fokus: Fädelt das Apollo-ROM, konzipiert das Kernspeicher-Subsystem, entwickelt Clack-Studio & Clack-BASIC.
- Superpower: Schlägt die Brücke zwischen historischer Fädel-Hardware und High-Performance GPU-Servern.
„Warum? Aus Spaß an der Freude... wie eine Modelleisenbahn!“
- Rolle: Schöpfer & Chef-Ingenieur des 16-Bit Relaiscomputers
- Fokus: 24V Industrierelais, Diodenmatrizen, paralleler PC-Addierer, Steuereinheit, Handverdrahtung.
- Superpower: Bringt mechanische Relais dazu, Dijkstra-Routen und Pi zu berechnen.
„140 Millisekunden sind im Kernspeicher eine halbe Ewigkeit – das klappt!“
- Rolle: KI-Pair-Programmer & Co-Architect (Google DeepMind)
- Fokus: KiCad Leiterplatten-Design, Timing-Berechnungen, Web-Audio Relaissound und Dokumentation.
- Superpower: Berechnet Kernspeicher-Treiberschaltungen schneller als ein Relais anziehen kann.