Der diskrete 16-Bit Elektromechanische Relaiscomputer
Entworfen, konstruiert und gelötet von Peter Prikasky. Eine vollwertige 16-Bit CPU aus über 700 industriellen 24V-Relais, Diodenmatrix, befehlsabhängiger State-Machine mit Mikroprogrammierung und dediziertem Programmzähler-Addierer.
Die Hardware-Baugruppen im Detail
Jedes Modul erfüllt eine dedizierte Funktion im synchronisierten Relais-Bussystem. Wählen Sie eine Baugruppe aus, um technische Details, Fotos und Schaltplanauszüge zu sehen.
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Steuereinheit & Sequenzer
Die Steuereinheit ist das Gehirn des Computers...
Klassische Akkumulator-Architektur mit Paralleltakt
Das System arbeitet mit einem 16-Bit Akkumulator für alle mathematischen Operationen und Speicherzugriffe. Ein separater Hardware-Addierer für den Programmzähler ermöglicht parallele Befehlszählungen ohne ALU-Blockade.
Dedizierter +1 PC-Addierer
Weil es ein High-Performance Relaiscomputer ist, besitzt der Programmzähler (PC) einen eigenen Addierer. Während die ALU rechnet, wird der PC parallel inkrementiert und über ein Hilfsregister (PC_HR) zwischengespeichert.
4-Takt-Zyklus & Register-Timing
Es sind 4 Takte mit ganz kurzen Pausen dazwischen zur Vermeidung von Race Conditions: Je zwei der 4 Takte dienen dem Löschen von im nächsten Takt zu beschreibenden Registern, ein Takt beschreibt das State-Machine-Register und einer das Register in der CPU (z. B. Accu, PC).
State-Machine & Diodenmatrix
Das System ist sowohl mikroprogrammiert als auch über eine befehlsabhängige State-Machine gesteuert. Dioden kommen in Form einer Diodenmatrix im komplexen Zusammenspiel mit der Relais-Steuerlogik zum Einsatz.
Reale Algorithmen auf mechanischen Relais
Der Computer führt anspruchsvolle Software aus: von Dijkstras kürzestem Weg quer durch Österreich über Mehrwort-Pi-Berechnungen bis zum Mandelbrot-Fraktal.
Dijkstra: Kürzester Weg quer durch Österreich
Echter Routensuch-Algorithmus (Dijkstra) auf dem 16-Bit Relaiscomputer! Berechnet den kürzesten Weg und die Distanz zwischen den 9 österreichischen Landeshauptstädten.
// Code will load here...In Entwicklung: Apollo Magnetkernspeicher & Core-Rope ROM
Unser nächster großer Meilenstein: Eine handgefädelte historische Speichererweiterung auf Basis einer 32×32 Ferritkern-Ebene und gefädeltem Apollo Guidance Computer ROM. Dieses Projekt befindet sich aktuell in aktiver Entwicklung.
🧶 Das Fädel- & Labor-Tagebuch: Hardware-Forschung & AGC-Inspiration
Vom PCB-Design der ersten 32×32 Ferritkern-Ebene über das handgewebte Apollo Core-Rope ROM („LOL Memory“) bis hin zur 3D-Architektur des 16-Bit Core Memory Cube (16 Ebenen, 16.384 aktive Ferritkerne) für den 1K-Worte-Hauptspeicher: Wir dokumentieren jeden Meilenstein, Oszilloskop-Bilder und Schaltungsdetails im separaten Hardware-Lab.
Labor-Visionen: Die autarke Relais-Workstation & Multi-Core
Wohin steuert das Projekt? Ideen, architektonische Visionen und Zukunftspläne aus dem Laboratorium von Peter Prikasky und Christian Buchhas.
Autarke Workstation (VGA & CRT-Röhre)
Vollständige Befreiung vom modernen Host-PC: Ein eigenständiges Computerterminal mit 12-Bit analogem VGA-Ausgang (4.096 Farben) und Cinch-Video für tragbare 5"-Röhrenfernseher. Umschaltbare Phosphorfarben: CRT-Grün (P1), Apollo-Bernstein (P3) und Papier-Weiß (P4). Eine Hommage an die monochrome Eleganz des Acorn Archimedes und den portablen All-in-One-Formfaktor des Commodore SX-64.
Reine Hardware-Authentizität (Verzicht auf MCU)
Keine modernen Hilfs-Mikrocontroller im kritischen Datenpfad: Peter Prikasky und Christian Buchhas haben entschieden, das System historisch rein zu halten. Weder Arduino noch RP2040 steuern den Kernspeicher. Sämtliche Ringkern-Halbströme, Nanosekunden-Sense-Strobes und die Bus-Arbitrierung werden in reiner VHDL-Gatterlogik auf dem Intel MAX 10 FPGA synthetisiert.
Modulares Unterflur-Docking-System & CLACK-BUS
Inspiriert vom DEC PDP-11 UNIBUS: Eine modulare Erweiterungsplatine dockt unterhalb des Core-Cube-Baseboards über robuste 40-Pin Wannenstecker (HARTING) an. Sie führt den 16-Bit CLACK-BUS mit asynchronem /READY-Handshake, 12-Bit analoges VGA (4.096 Farben), Composite-Cinch für mobile 5"-Röhren, Front-/Seiten-USB-A für Standard-Tastaturen und saubere USB-C 5V-Stromversorgung.
Industrie-I/O mit RTOS (Siemens/Infineon XMC4500)
Wenn moderne Peripherie gewünscht ist: Einsatz eines robusten Industrie-Cortex-M4 (Infineon XMC4500) mit FreeRTOS / RTOS-Multitasking. Reines bare-metal C ohne GUI-Framework-Ballast („ohne DAVE-Firlefanz“) und Python-Interface am PC. Deterministische Tasks für USB-Tastatur, Dateisystem für Maschinencode und Netzwerk-Streaming direkt in den Ferritkernspeicher.
Multi-Core Relais-Architektur & Shared RAM
Mit 50.000 Logic Elements eröffnet das Upgrade auf den Intel MAX 10 Raum für symmetrisches Multiprocessing: Mehrere Relais-CPU-Cores rechnen parallel und kommunizieren über einen gemeinsamen 16K×16 Speicherbereich. Die digitale Vorstufe zur physischen Kopplung mit unserem 16-Bit Core Memory Cube (16.384 Ferritkerne).
Projektleitung & Experimentier-Autonomie
Peter Prikasky ist der Schöpfer und Gesamt-Projektleiter: Sämtliche endgültigen Architektur- und Hardwarentscheidungen für das offizielle Relaiscomputer-System obliegen ihm. Auf den lokalen Testständen (Christians Labor) herrscht zugleich völlige Freiheit, gewagte Prototypen, Core-Cubes, RTOS-Docks und Terminalexperimente autark zu erforschen.
Der Relaiscomputer in Aktion
Erleben Sie das rhythmische Klackern der Relais und die optische Visualisierung auf dem LED-Feld in Peters YouTube-Ingenieurvideos.
Schaltpläne, Quellcode & Projektberichte
Alle KiCad-Schaltpläne, VHDL-Koprozessor-Quellen, Assembler-Programme und Messprotokolle stehen zum freien Download bereit.
16-Bit Relay Computer Circuit Diagram
Vollständiges KiCad-Schaltplanpaket: ALU, Control Unit, uCommands, PC-Addierer, Register, I/O und Busse.
Schaltpläne herunterladenFPGA Math Coprocessor VHDL
Geplanter Intel MAX1000 VHDL-Koprozessor (Division & Wurzel). Da die Kommunikation FPGA – Relaissystem vom Timing her extrem komplex und das FPGA praktisch nicht zu debuggen ist, hat dies nur sehr eingeschränkt funktioniert und wird noch genauer analysiert.
VHDL-Paket herunterladenHackaday Project Journal
Peters vollständiges Bautagebuch auf Hackaday.io mit detaillierten Entwicklungsschritten und Messungen.
Zu Hackaday.io wechselnÜber Peter Prikasky & Das Projekt
„Warum? Einfach aus Spaß an der Freude... wie eine Modelleisenbahn oder ein ferngesteuertes Flugzeug. Und High Performance? Nun, es ist eine 16-Bit Maschine – für einen Relaiscomputer gar nicht übel!“
Peter Prikasky hat die Relais-CPU von Grund auf entworfen: zunächst als 3D-Simulation im Logikspiel „Logic World“, verifiziert über Excel-Makros, durchgemessen am Oszilloskop und schließlich in akribischer Handarbeit mit Hunderten Industrie-Relais, Dioden und Drahtbrücken verdrahtet.
Gemeinsam mit der Clack-Software-Suite (Online-Simulator Clack Studio und Clack-BASIC Compiler) entstand ein einzigartiges Lehr- und Experimentiersystem zwischen analoger Mechanik und moderner Informatik.
„Ich nähe dir ein ROM!“
- Rolle: Systemarchitekt, Hardware-Crafter & Software Lab Lead
- Fokus: Fädelt das Apollo-ROM, konzipiert das Kernspeicher-Subsystem, entwickelt Clack-Studio & Clack-BASIC.
- Superpower: Schlägt die Brücke zwischen historischer Fädel-Hardware und High-Performance GPU-Servern.
„Warum? Aus Spaß an der Freude... wie eine Modelleisenbahn!“
- Rolle: Schöpfer & Chef-Ingenieur des 16-Bit Relaiscomputers
- Fokus: 24V Industrierelais, Diodenmatrizen, paralleler PC-Addierer, Steuereinheit, Handverdrahtung.
- Superpower: Bringt mechanische Relais dazu, Dijkstra-Routen und Pi zu berechnen.
„140 Millisekunden sind im Kernspeicher eine halbe Ewigkeit – das klappt!“
- Rolle: KI-Pair-Programmer & Co-Architect (Google DeepMind)
- Fokus: KiCad Leiterplatten-Design, Timing-Berechnungen, Web-Audio Relaissound und Dokumentation.
- Superpower: Berechnet Kernspeicher-Treiberschaltungen schneller als ein Relais anziehen kann.